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AHDL已经过时了
这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。
这两者有其共同的特点： 1. 能形式化地抽象表示电路的行为和结构； 2. 支持逻辑设计中层次与范围地描述； 3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性； 4. 支持电路描述由高层到低层的综合转换； 5. 硬件描述和实现工艺无关； 6. 便于文档管理； 7. 易于理解和设计重用 但是两者也各有特点。
Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。 目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。 近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog 。
它们都是硬件描述语言，Verilog HDL 和VHDL两者最大的区别就在语法上，Vreilog HDL是类c语言，而VHDL是类ADA语言。因为c语言应用比较广泛且比较简单，所以Vreilog HDL比较容易学习，相比之下，VHDL允许用户自己定义数据类型，这样可以减少错误，但却增加了类型转换的麻烦。
1、意思不一
vhdl：是一种用于电路设计的高级语言。
verilog：是一种硬件描述语言。
2、来源不一
vhdl：诞生于1982年，来自ADA。
verilog：是由Gateway设计自动化公司的工程师于1983年末创立，来自C语言。
3、层次不一
vhdl：语法严谨，比较难学，在欧洲和国内有较多使用者。
verilog：易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行。
vhdl如图：
verilog如图：
4、特点不一
vhdl：具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
verilog：具有设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
5、用途不一
vhdl：主要用于描述数字系统的结构，行为，功能和接口。
verilog：以文本形式来描述数字系统硬件的结构和行为的语言，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
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